Përmbajtje:
- Hapi 1: Çfarë është UART?
- Hapi 2: Specifikimet
- Hapi 3: Qasja e Dizajnit
- Hapi 4: Rezultatet e simulimit
- Hapi 5: Skedarët e bashkangjitur
Video: Dizajni i UART në VHDL: 5 hapa
2024 Autor: John Day | [email protected]. E modifikuara e fundit: 2024-01-30 12:19
UART qëndron për Transmetuesin e Marrësit Universal Asinkron. Protocolshtë protokolli më i popullarizuar dhe më i thjeshtë i komunikimit serik. Në këtë udhëzues, do të mësoni se si të krijoni një modul UART në VHDL.
Hapi 1: Çfarë është UART?
Për të komunikuar me pajisje të ndryshme periferike, përpunuesit ose kontrolluesit zakonisht përdorin komunikimin UART. Shtë një komunikim serial i thjeshtë dhe i shpejtë. Meqenëse UART është një kërkesë minimale në pothuajse të gjithë procesorët, ato zakonisht janë të dizajnuara si bërthama IP të buta në VHDL ose Verilog për ripërdorim dhe lehtësi integrimi.
Hapi 2: Specifikimet
Specifikimet e UART të projektuar janë dhënë më poshtë:
* Sinjalet standarde UART.
* Shkalla e konfigurimit të baudit nga 600-115200.
* Marrja e mostrave = 8x @receiver
* Dizajn i provuar nga FPGA - në tabelën Xilinx Artix 7.
* Testuar në pajisjet periferike UART, Hyperterminal me sukses - të gjitha baudratet
Hapi 3: Qasja e Dizajnit
-
Ne do të hartojmë 3 module, të cilat do t'i integrojmë më vonë për të përfunduar UART.
- Moduli i Transmetuesit: Kujdeset për transmetimet e të dhënave serike
- Moduli i Marrësit: Kujdeset për marrjen e të dhënave serike
- Moduli i gjeneratorit Baud: Kujdeset për gjenerimin e orës baud.
- Moduli i gjeneratorit Baud është i konfigurueshëm në mënyrë dinamike. Ajo gjeneron dy orë baud nga ora kryesore, sipas shpejtësisë së dëshiruar. Njëra për transmetuesin, tjetra për marrësin.
- Moduli i marrësit përdor një normë të marrjes së mostrave prej 8x për të minimizuar probabilitetin e gabimit në pritje, dmth., Ora baud e marrësit është 8x orë baud transmetuese.
- Sinjalet e kontrollit për të kontrolluar transmetimin dhe marrjen, si dhe sinjalin e ndërprerjes.
- Ndërfaqe serike standarde UART pa bit pariteti, bit me një ndalesë dhe fillim, 8 bit të dhënash.
- Një ndërfaqe paralele për të komunikuar me hostin dmth., Një përpunues ose kontrollues, i cili ushqen dhe merr të dhëna paralele nga dhe nga UART.
Hapi 4: Rezultatet e simulimit
Hapi 5: Skedarët e bashkangjitur
* Moduli i transmetuesit UART -skedar vhd
* Moduli i marrësit UART - skedar vhd
* Moduli i gjeneratorit Baud - skedar vhd
* Moduli UART - Moduli kryesor kryesor që integron modulet e mësipërm - skedari vhd
* Dokumentacioni i plotë i UART IP Core - pdf
Për çdo pyetje, mos ngurroni të më kontaktoni:
Mitu Raj
më ndiqni:
Për pyetje, kontaktoni: [email protected]
Recommended:
Dizajni i një kontrolluesi të programueshëm të ndërprerjeve në VHDL: 4 hapa
Dizajni i një Kontrolluesi Ndërprerje të Programueshëm në VHDL: Jam i tronditur nga lloji i përgjigjeve që marr në këtë blog. Faleminderit djema që vizituat blogun tim dhe më motivuat të ndaja njohuritë e mia me ju. Këtë herë, unë do të paraqes modelin e një moduli tjetër interesant që shohim në të gjitha SOCs - Ndërprerja C
Dizajni i një kontrolluesi të thjeshtë të cache në VHDL: 4 hapa
Dizajni i një Kontrolluesi të Thjeshtë Cache në VHDL: Unë po e shkruaj këtë gjë të udhëzueshme, sepse e pashë pak të vështirë të merrja një kod referimi VHDL për të mësuar dhe filluar hartimin e një kontrolluesi të cache. Kështu që unë krijova një kontrollues të cache vetë nga e para dhe e testova me sukses në FPGA. Kam p
Dizajni i Masterit I2C në VHDL: 5 hapa
Dizajni i Masterit I2C në VHDL: Në këtë udhëzues, diskutohet për Dizajnimin e një masteri të thjeshtë I2C në VHDL. SHOTNIM: klikoni mbi çdo imazh për të parë imazhin e plotë
Dizajni i një kontrolluesi të thjeshtë VGA në VHDL dhe Verilog: 5 hapa
Dizajni i një kontrolluesi të thjeshtë VGA në VHDL dhe Verilog: Në këtë udhëzues, ne do të hartojmë një kontrollues të thjeshtë VGA në RTL. Kontrolluesi VGA është qark dixhital i krijuar për të drejtuar ekranet VGA. Lexohet nga Frame Buffer (VGA Memory) i cili përfaqëson kornizën që do të shfaqet, dhe gjeneron nevoja
Dizajni i Masterit SPI në VHDL: 6 hapa
Dizajni i Masterit SPI në VHDL: Në këtë udhëzues, ne do të hartojmë një Master SPI Bus nga e para në VHDL