Përmbajtje:
- Hapi 1: Pasqyrë e SPI
- Hapi 2: Specifikimet e projektimit
- Hapi 3: Fillimi
- Hapi 4: Pamja RTL e SPI Master Core dhe Simulimet e Valëve të Simulimit
Video: Dizajni i Masterit SPI në VHDL: 6 hapa
2024 Autor: John Day | [email protected]. E modifikuara e fundit: 2024-01-30 12:19
Në këtë udhëzues, ne do të hartojmë një Master Master SPI nga e para në VHDL.
Hapi 1: Pasqyrë e SPI
- SPI është një autobus serik sinkron
- Popullariteti dhe thjeshtësia e tij e bënë atë një standard de facto në komunikimin serik
- Autobus me dupleks të plotë
- Protokoll i thjeshtë dhe ndër autobusët serialë më të shpejtë
Hapi 2: Specifikimet e projektimit
Këto janë specifikimet e SPI Master që do të hartojmë:
- Mbështet të katër mënyrat e funksionimit; të konfigurueshme në mënyrë dinamike
- Ora mundëson kontrollin për kursimin e energjisë
- Gjatësia dhe shpejtësia e fjalëve të konfigurueshme
- Ndërprerje e vetme si për transmetim ashtu edhe për pritje
Hapi 3: Fillimi
Para së gjithash, IP -ja jonë duhet të ketë dy ndërfaqe. Njëra është ndërfaqe serike dhe tjetra është ndërfaqe paralele. Ndërfaqja serike përbëhet nga sinjale standarde de-fakto të SPI: MOSI, MISO, SS, SCLK.
MOSI nganjëherë quhet SDO dhe MISO nganjëherë quhet SDI.
Ndërfaqja serike përdoret për të komunikuar me pajisjet periferike të jashtme, dmth., Skllevërit SPI.
Ndërfaqja paralele përdoret për të komunikuar me hostin tonë dmth., Një mikrokontrollues ose mikroprocesor, i cili në fakt i tregon Masterit se çfarë të dhënash duhet të transmetohen dhe merren në mënyrë serike përmes linjave seriale. dmth., Të gjitha autobusët e të dhënave i përkasin ndërfaqes paralele.
Ne kemi një orë globale që drejton logjikën e brendshme SPI, si dhe SCLK, të cilat ne i krijojmë brenda.
Ne gjithashtu kemi disa sinjale kontrolli si aktivizimi i shkrimit, aktivizimi i orës. Dhe sinjalet e ndërprerjes dhe të tjera të statusit.
Meqenëse duhet të merremi me kushte komplekse të kontrollit, është më e thjeshtë të hartojmë IP të tilla të komunikimit serik si një FSM. Ne do të hartojmë master SPI si një FSM gjithashtu. FSM do të drejtohet nga një orë tjetër e brendshme e cila është dy herë SCLK. Ajo orë e brendshme gjenerohet duke përdorur numërues sinkronë nga ora globale.
Të gjithë sinjalet e kontrollit që kalojnë domenet e orës kanë sinkronizues për të qenë në anën më të sigurt.
Hapi 4: Pamja RTL e SPI Master Core dhe Simulimet e Valëve të Simulimit
Shtë një dizajn i zhveshur RTL pa përdorur IP të dedikuara FPGA. Prandaj është një kod plotësisht i lëvizshëm për çdo FPGA.
Recommended:
Dizajni i një kontrolluesi të programueshëm të ndërprerjeve në VHDL: 4 hapa
Dizajni i një Kontrolluesi Ndërprerje të Programueshëm në VHDL: Jam i tronditur nga lloji i përgjigjeve që marr në këtë blog. Faleminderit djema që vizituat blogun tim dhe më motivuat të ndaja njohuritë e mia me ju. Këtë herë, unë do të paraqes modelin e një moduli tjetër interesant që shohim në të gjitha SOCs - Ndërprerja C
Dizajni i një kontrolluesi të thjeshtë të cache në VHDL: 4 hapa
Dizajni i një Kontrolluesi të Thjeshtë Cache në VHDL: Unë po e shkruaj këtë gjë të udhëzueshme, sepse e pashë pak të vështirë të merrja një kod referimi VHDL për të mësuar dhe filluar hartimin e një kontrolluesi të cache. Kështu që unë krijova një kontrollues të cache vetë nga e para dhe e testova me sukses në FPGA. Kam p
Dizajni i Masterit I2C në VHDL: 5 hapa
Dizajni i Masterit I2C në VHDL: Në këtë udhëzues, diskutohet për Dizajnimin e një masteri të thjeshtë I2C në VHDL. SHOTNIM: klikoni mbi çdo imazh për të parë imazhin e plotë
Dizajni i një kontrolluesi të thjeshtë VGA në VHDL dhe Verilog: 5 hapa
Dizajni i një kontrolluesi të thjeshtë VGA në VHDL dhe Verilog: Në këtë udhëzues, ne do të hartojmë një kontrollues të thjeshtë VGA në RTL. Kontrolluesi VGA është qark dixhital i krijuar për të drejtuar ekranet VGA. Lexohet nga Frame Buffer (VGA Memory) i cili përfaqëson kornizën që do të shfaqet, dhe gjeneron nevoja
Dizajni i UART në VHDL: 5 hapa
Dizajni i UART në VHDL: UART qëndron për Transmetuesin e Marrësit Universal Asinkron. Protocolshtë protokolli më i popullarizuar dhe më i thjeshtë i komunikimit serik. Në këtë udhëzues, do të mësoni se si të hartoni një modul UART në VHDL